虽然对设计和验证工作分而治之的方法在过去已是已证明是足够的,但是在今天的SoC设计中,模拟结构和数字逻辑之间的交互水平比过去显着更复杂,这种相互依赖性产生了对混合信号方法进行验证的要求。

混合信号验证,其根本仍然是从在模拟设计环境中捕获和仿真的模拟行为开始。然而,随着模拟和数字块的合并,使用最快的模拟电路求解器在验证收敛过程中成为运行时瓶颈。

因此,在SoC级别,您需要一种方法,以便为您的设计快速建模,同时对于您的应用又有足够的精度。使用实数模型(RNM)和基于断言的方法,Cadence的混合信号验证流程和方法将模拟和数字方面结合在一起。该方法可以将模拟行为建模以及模拟和数字解算器集成到一个流程中,根据您的设计要求平衡正确的精度和速度。流程提供:

  • 基于您的设计要求,在速度和精度之间进行折衷的灵活性
  • 结合模拟和数字解算器的单一验证环境,可以使用数字(速度)和模拟(精度)引擎的任一选项或两者,达到功能验证所需的精度水平
  • 在混合信号设计中的模拟组件的度量驱动验证(MDV)
  • 复杂检查器,可以检查跨域模拟和数字序列的任何组合
  • 支持大回归的吞吐量
  • 功耗感知的混合信号验证

引发断言,MDV和计划驱动验证混合信号设计

数字设计长期以来一直具有MDV带来的好处,其中验证计划是根据给定的规范定制的,进度被紧密跟踪,设计人员可以确定确切的验证覆盖水平。模拟设计师继续专注于设计和验证高性能模拟电路,归零模拟参数,包括瞬态和直流分析。在SoC级别,他们将模拟电路作为黑盒子集成。 SoC验证工程师通常忽略模拟功能,只做最小测试,数字和模拟模块之间的交互非常有限。这种方法导致错误和返工。

Cadence通过在先进的数字验证方法学的应用中包含模拟电路来解决这个问题。Cadence的数字/混合信号流程允许MDV应用到完整的SoC,实现随机化、以及使用实数建模(RNM)的模拟功能覆盖率。先进测试台创建方法学,如UVM,也支持数模领域之间的验证策划和负责混合信号断言。 (请查找Cadence的“混合信号方法学指南”一书)。

为了支持这些先进验证技术,模拟方面提供几个先进的功能。 Virtuoso®电路图模型生成器(SMG)能够创建模拟电路的wreal模型。 amsDmv工具通过比较不同抽象层次的相同设计的表示,能够验证这些行为模型的功能等同于模拟设计。 Virtuoso Verifier允许在Virtuoso定制和模拟设计环境中收集模拟设计的模拟覆盖率。

除了进入Cadence的Virtuoso环境,Cadence的数字/混合信号验证流程还利用了Cadence的Incisive®模拟技术。当您将设计移动到更高层次的抽象时,流程提供了更高水平的自动化和实时调制。最终,设计的所有方面可以由MDV方法和预先包装的UVM组件来驱动。为了启用电源感知验证,Incisive仿真技术还支持针对数字和混合信号设计的CPF和UPF-IEEE 1801标准。借助Cadence完整的数字/混合信号验证流程,您将能够在统一环境中平衡速度与精度的需求,同时满足验证过程的所有方面。

因为今天的混合信号设计在模拟和数字领域域具有多个反馈环路,所以对于顶级验证,“黑盒”方法已不再可能。新世界是一个复杂的、多层次的两个学科的融合,其中的边界是模糊的,相互作用是复杂的,顶多能获得模糊的模型。 Cadence提供了一个集成的混合信号验证环境,确保混合信号验证结果的可靠性。