Datasheet

主要优点

  • 通过早期识别潜在问题降低成本和时间
  • 从DC到> 56GHz的串行和并行链路的统计和时域和频域分析
  • 从简单的基于模块的原理图编辑器开始,由相关的Cadence工具支持

为了帮助您快速实现通用拓扑和标准接口,Cadence® Sigrity™ SystemSI™技术通过两种配置执行自动化的芯片到芯片的信号完整性分析:并行总线和串行链路的源同步,重点是SerDes通道。 SystemSI技术覆盖范围从DC到超过56GHz,采用频域,时域和统计分析方法。两种配置都使用通用拓扑探索工具进行扩充。

Sigrity SystemSI 有三个主要功能来加速你的下一个接口的设计:

  1. Sigrity SystemSI Explorer

这一通用拓扑探索工具非常适合探索端到端信号和电源的拓扑,包括让您一起执行信号完整性或瞬态电源完整性分析。 此外,您可以包括复杂的互连模型,并将它们连接到单个驱动器/接收器/分立元件的符号,以便自动复制互连模型上每个端口的电路。

  1. SystemSI 并行总线分析

这一端到端分析解决方案针对的是源同步并行接口,例如具有DDRx内存的设计。使您可以在布板前通过向导快速生成和连接模型。随着设计的改进,更多的详细模型可以替换进来以反映实际的硬件行为。并发仿真考虑了介质和导体损耗、反射、符号间干扰(ISI)、串扰和同步开关噪声的影响。这些仿真能够充分考虑到非理想电源传输系统的影响。图形输出和后处理选项为快速的系统改进提供了依据。

  1. SystemSI 串行连接分析

这一屡获殊荣的芯片到芯片分析解决方案专注于您的高速SerDes设计,如PCIExpress®(PCIe®),HDMI,SFP +,Xaui,Infiniband,SAS,SATA和USB,并使用基本模板做早期评估,支持行业标准的IBIS AMI发射器和接收器模型,可以对来自多个供应商的芯片进行串行链路的通道行为仿真。如果您是芯片模型开发人员,您可以使用协助IBIS-AMI模型开发的技术。您可以添加多个封装、连接器和电路板的模型,以反映整个通道。仿真能识别串扰问题,并显示芯片级时钟和数据恢复(CDR)技术的有效性。包含了数百万位数据的全通道仿真可确认总体误码率(BER),以确定抖动和噪声水平是否在规定的公差范围内。