Cadence的电路设计流程围绕Cadence® Virtuoso® Schematic Editor和Cadence Virtuoso Analog Design Environment L,XL和GXL。这些工具一起工作,为您的设计和所有必要的测试提供基础。这些工具还与各种Cadence仿真和物理实现工具集成,从而实现无缝信息共享。因此,您可以从整个设计周期的连续验证中受益,同时您还可以获得设计一次成功的最大信心。

Virtuoso Schematic Editor 原理图编辑器提供:

  • 必要的工具和加速器,为最复杂的设计呈现完整的分层,多页原理图
  • 帮助创建通用功率格式(CPF)/统一功率格式(UPF)模型的编辑器,用于模拟电路环境的低功耗设计的建模和测试
  • 原理图模型生成器,它有助于创建与事件驱动仿真器一起使用的模拟电路的Verilog wreal和SystemVerilog模型
  • 通过提供关于电路在构造方面可能具有的特殊需要的电子跟踪信息,帮助您维护和保持设计意图的设计约束

Virtuoso模拟设计环境提供:

  • 与仿真器无关的环境,降低学习曲线
  • 基于GUI和脚本驱动的环境之间的转换,以最大限度提高效率,具体取决于您在设计过程中的位置
  • 使用各种内置的模拟分析工具来探索设计极限和统计差异,加速调试过程,在生产之前发现错误
  • 通过方便地对寄生前和寄生后提取的设计进行比较,有利于设计校正由于物理实现出现的寄生参数问题
  • 通过一个具有广泛波形计算器的清晰波形显示仪表盘,快速检测电路问题