在20nm及以下的定制/模拟设计的创新能力

有证据表明,采用先进制造工艺的设计是非常复杂和昂贵的。考虑到这一点,片上系统(SoC)解决方案必须具有正确的特性,功能和性能组合,以调整在这些制造工艺上的设计。但是定制/模拟设计师最关心的是制造的复杂性带来的挑战。 Cadence® Virtuoso 先进工艺平台具有一组创新的功能,使设计人员能够充分利用先进工艺所带来的优势。

密度梯度效应的避免

在20nm,16nm,10nm,7nm 先进制造工艺上的设计

在20nm / 16nm / 14nm / 10nm / 7nm先进制造工艺上设计的独特之处,在于增加的功耗和性能规格上的,与制造工艺和器件可变性的深度而复杂的相互依赖性。设计上需要关注的内容包括:

  • 包括二、三、四和五图案化的多图案化技术(MPT)和色彩感知物理设计
  • 版图相关效应(LDE)和密度梯度效应(DGE),其中在元件附近的版图内容可以对器件的性能产生高达30%的影响
  • 复杂的颜色感知自定义布线
  • 指数增长的物理设计规则
  • 元件参数漂移和灵敏度
  • 新的晶体管类型(例如,FinFET)

 
EM违例避免

Virtuoso 先进工艺节点平台

Virtuoso先进工艺节点平台改进了单点工具,以应对这些挑战,以及启用新的设计方法,允许快速建立版图原型,设计内签核,以及电路图和版图设计师之间的密切合作,这些是在先进工艺节点上有效设计所必须的。

Virtuoso先进工艺节点平台的最新版本包括:

  • 对于基于FinFET设计的强大支持,需要MPT来管理器件的可变性和灵敏度的电路设计
  • 许多增强的交互和自动化功能支持结构化版图设计方法,其中包括核心编辑命令,交互式线编辑器,模块生成器(ModGens),全自动定制布线,辅助布局,所有设计规则检查(DRC)以及着色矫正
  • 与Virtuoso物理验证系统(PVS)的独特和紧密的集成,支持在Virtuoso版图套件中的DRC和着色分解的签核级验证支持

多图案支持和色彩感知的物理设计

设计中的设计规制检查